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龍圖騰網獲悉杭州電子科技大學申請的專利一種乘法優化的低通FIR濾波器實現方法獲國家發明授權專利權，本發明授權專利權由國家知識產權局授予，授權公告號為：CN114744982B 。

龍圖騰網通過國家知識產權局官網在2025-05-06發布的發明授權授權公告中獲悉：該發明授權的專利申請號/專利號為：202210497553.7，技術領域涉及：H03H17/06；該發明授權一種乘法優化的低通FIR濾波器實現方法是由黃繼業;謝輝;董哲康;楊宇翔;何志偉設計研發完成，并于2022-05-09向國家知識產權局提交的專利申請。

本一種乘法優化的低通FIR濾波器實現方法在說明書摘要公布了：本發明公開了一種乘法優化的低通FIR濾波器實現方法，包括初始計算單元、通用計算單元和求和電路。以流水線形式級聯而成的N?1個電路結構相似的通用計算單元N?1為濾波器階數對輸入信號進行延時和加法運算，該計算單元的HDL代碼由腳本語言自動生成；初始計算單元計算當前輸入信號與第一項濾波器系數的乘積；求和電路對各級流水線的乘加結果進行求和運算。本發明以傳統直接I型FIR濾波器作為基礎，針對乘法電路進行了輸入參數的位寬優化和結構優化，只需增加少量寄存器，即可大大減小乘法電路的面積。經15階低通FIR濾波器的FPGA驗證，本發明雖增加了約4.45％的DFF資源消耗，但使得LUT資源消耗量減少了13.12％，達到了通過乘法優化進行面積優化的目的。

本發明授權一種乘法優化的低通FIR濾波器實現方法在權利要求書中公布了：1.一種乘法優化的低通FIR濾波器實現方法，其特征在于，該方法實現的乘法優化的低通FIR濾波器包括以流水線形式級聯而成的N-1個電路結構相同的通用計算單元、初始計算單元以及求和電路，其中，N-1為濾波器階數；所述初始計算單元包括寄存器組REG0、寄存器組REG1和乘法器，其中，寄存器組REG0對當前輸入信號進行延時寄存，乘法器對當前輸入信號和第一項濾波器系數進行乘積運算，并將運算結果寄存至寄存器組REG1；所述通用計算單元包括寄存器組REG00、寄存器組REG11、加法器組和通用加法器，其中，寄存器組REG00對來自前級的輸入信號進行延時，加法器組配合移位運算和通用加法器進行式1的計算：resi＝ai-ai-1*xn-i+resi-1，i∈[1,N-1]且i∈Z1res0為來自初始計算單元中寄存器組REG1的輸出數據，ai為預生成的第i個濾波器系數，xn為n時刻的輸入信號，需要說明的是，res0由式2計算得到：res0＝a0*xn2寄存器組REG11對resi進行數據寄存；通用加法器對本級通用計算單元中加法器組的輸出結果和初始計算單元的寄存器組REG1或前級通用計算單元的寄存器組REG11的值進行求和；所述求和電路對N個計算單元中寄存器組REG1和寄存器組REG11所寄存的值進行求和運算，N個計算單元包括一個初始計算單元和N-1個通用計算單元；所述通用計算單元中的加法器組對相鄰兩項原始濾波器系數ai和ai-1進行有符號減法運算，獲取低數據位寬的系數差值ai-ai-1，并利用該加法器組，配合移位運算，求得ai-ai-1*xn-i的值；所述通用計算單元具有相同的電路結構，利用腳本語言自動生成通用計算單元硬件邏輯電路所對應的HDL代碼；所述利用腳本語言自動生成通用計算單元硬件邏輯電路所對應的HDL代碼，具體包括以下步驟：S10，利用MATLAB預先生成濾波器系數a0～aN-1，并進行量化處理；S20，腳本語言讀取S10中生成的濾波器系數序列，進行有符號數減法運算ai-ai-1，其中i∈[1,N-1]且i∈Z，并判斷有符號差值序列的最大數據位寬，將其設為DW；S30，結合S10中a0、S20中有符號數ai-ai-1以及數據位寬DW，利用腳本語言自動生成通用計算單元硬件邏輯電路所對應的HDL代碼，具體功能為：以加法電路配合移位運算，進行表達式1的計算；S10中濾波器為階數為N-1，長度為N的低通FIR濾波器，其系統差分方程如下： 令S1＝a0xn+[a1-a0]xn-1+…+[aN-2-aN-3]xn-N+2+[aN-1-aN-2]xn-N+1；令S2＝a0xn-N+1+…+aN-3xx-N+2+aN-2xn-N+1；故其系統差分方程可簡化為式3：yn＝S1+S23。

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